חדשות

Tsmc תתחיל בייצור 5nm במחצית השנייה של 2019

תוכן עניינים:

Anonim

בעוד שהנושאים בסך 10 ננומטר של אינטל נמשכים, TSMC המשיכה להתקדם לעבר צמתים קטנים יותר, ומאשרת את תוכניותיה להתחיל 'ייצור סיכון' של הצומת 5nm במחצית השנייה של 2019.

TSMC תחל בייצור סיכונים של הצומת החדש בשעה 5nm בשנה הבאה

בנוסף, TSMC צופה כי צומת ה- 7nm החדש שלה יהווה 20% מסך הכנסותיה בשנה הבאה, מה שמראה את הדרישה העצומה לצומת תהליכים מוביל, כאשר TSMC מובילה את דרכה בייצור צמתים של 7nm, ואז ש- GlobalFoundries הפסיק לייצר אותם.

TSMC מתכננת לפתח צומת 'פלוס' של 7nm FinFET, המאמצת את טכנולוגיית EUV למספר רבדים בתהליך הייצור, בעוד ש- 5nm FinFET משתמשת בטכנולוגיה נוספת בשכבות קריטיות יותר, ומפחיתה את הצורך בדפוסים מרובים.. טכנולוגיית EUV תגיע זמן מה לאחר תחילת הייצור ההמוני של 7 ננומטר.

הם מעריכים צמצום שטח של 45% לעומת 7 ננומטר

שינוי זה יאפשר גם ל- 5nm להציע כמות משמעותית של 'קנה מידה' של טרנזיסטורים לעומת 7nm, כאשר דוחות ראשוניים מעריכים צמצום שטח של 45% בהשוואה ל FinFET של 7nm, וזה די שיפור. חשוב.

מבחינה קונטקסטית, צומת FinFET 7nm של TSMC כבר מציע צמצום שטח של 70% על פני צומת FinFET של 16nm, מה שהופך את צומת 5nm לקומפקטי ביותר, אם כי צפוי שהחסכון ב עליות אנרגיה וביצועים המסופקות על ידי 5nm הם פחות מ- 7nm.

גופן Overclock3D

חדשות

בחירת העורכים

Back to top button